摘要：為了降低極化碼編碼硬件電路的成本并提高編碼結(jié)構(gòu)的靈活性,從面積優(yōu)化的角度,提出了一種基于FPGA的低硬件復(fù)雜度的極化碼編碼實(shí)現(xiàn)方案。采用復(fù)用結(jié)構(gòu)替換極化碼編碼中硬件復(fù)雜度較高的直接并行克羅內(nèi)克積運(yùn)算結(jié)構(gòu),并將其封裝成可以實(shí)現(xiàn)任意維數(shù)克羅內(nèi)克積運(yùn)算的IP核。實(shí)驗(yàn)結(jié)果表明,當(dāng)基矩陣為2階時(shí),實(shí)現(xiàn)最小運(yùn)算單元所需的寄存器數(shù)量降低至原來的1/4,整體硬件復(fù)雜度降低至與碼長呈線性關(guān)系的復(fù)雜度。