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序論：在您撰寫大規(guī)模集成電路時，參考他人的優(yōu)秀作品可以開闊視野，小編為您整理的7篇范文，希望這些建議能夠激發(fā)您的創(chuàng)作熱情，引導(dǎo)您走向新的創(chuàng)作高度。
由于時鐘樹工作在高頻狀態(tài),隨著芯片規(guī)模增大,時鐘樹規(guī)模也迅速增大,通過集成clockgating電路降低時鐘樹功耗是目前時序數(shù)字電路系統(tǒng)設(shè)計時節(jié)省功耗最有效的處理方法。Clockgating的集成可以在RTL設(shè)計階段實現(xiàn),也可以在綜合階段用工具進行自動插入。由于利用綜合工具在RTL轉(zhuǎn)換成門級網(wǎng)表時自動插入clockgating的方法簡單高效,對RTL無需進行改動,是目前廣為采用的clockgating集成方法。
本文將詳細介紹clockgating的基本原理以及適用的各種clockgating策略,在實際設(shè)計中,應(yīng)根據(jù)設(shè)計的特點來選擇合適的clockgating,從而實現(xiàn)面積和功耗的優(yōu)化。綜合工具在對design自動插入clockgating是需要滿足一定條件的:寄存器組(registerbank)使用相同的clock信號以及相同的同步使能信號,這里所說的同步使能信號包括同步set/reset或者同步loadenable等。圖1即為沒有應(yīng)用clockgating技術(shù)的一組registerbank門級電路,這組registerbank有相同的CLK作為clock信號,EN作為同步使能信號,當EN為0時,register的輸出通過選擇器反饋給其輸入端保持數(shù)據(jù)有效,只有當EN為1時,register才會輸入新的DATAIN?？梢钥闯?即使在EN為0時,registerbank的數(shù)據(jù)處于保持狀態(tài),但由于clk一直存在,clktree上的buffer以及register一直在耗電,同時選擇電路也會產(chǎn)生功耗。
綜合工具如果使用clockgating技術(shù),那么對應(yīng)的RTL綜合所得的門級網(wǎng)表電路將如圖2所示。圖中增加了由LATCH和AND所組成的clockgatingcell,LATCH的LD輸入端為registerbank的使能信號,LG端(即為LATCH的時鐘電平端)為CLK的反,LATCH的輸出ENL和CLK信號相與(ENCLK)作為registerbank的時鐘信號。如果使能信號EN為高電平,當CLK為低時,LATCH將輸出EN的高電平,并在CLK為高時,鎖定高電平輸出,得到ENCLK,顯然ENCLK的togglerate要低于CLK,registerbank只在ENCLK的上升沿進行新的數(shù)據(jù)輸出,在其他時候保持原先的DATAOUT。從電路結(jié)構(gòu)進行對比,對于一組registerbank(n個registercell)而言只需增加一個clockgatingcell,可以減少n個二路選擇器,節(jié)省了面積和功耗。從時序分析而言,插入clockgatingcell之后的registerbankENCLK的togglerate明顯減少,同時LATCHcell的引入抑制了EN信號對registerbank的干擾,防止誤觸發(fā)。所以從面積/功耗/噪聲干擾方面而言,clockgating技術(shù)都具有明顯優(yōu)勢。
對于日益復(fù)雜的時序集成電路,可以根據(jù)design的結(jié)構(gòu)特點,以前面所述的基本clockgating技術(shù)為基礎(chǔ)實現(xiàn)多種復(fù)雜有效的clockgating技術(shù),包括模塊級別(modulelevel)clockgating,增強型(enhanced)clockgating以及多級型和層次型clockgating技術(shù)。模塊級別的clockgating技術(shù)是在design中搜尋具備clockgat-ing條件的各個模塊,當模塊有同步控制使能信號和共同CLK時,將這些模塊分別進行clockgating,而模塊內(nèi)部的registerbank仍可以再進行獨立的clockgating,也就是說模塊級別clockgating技術(shù)是可以和基本的registerbankclockgating同時使用。如果reg-isterbank只有2bit的register,常規(guī)基本的clockgating技術(shù)是不適用的,增強型和多級型clockgating都是通過提取各組registerbank的共同使能信號,而每組registerbank有各自的使能信號來實現(xiàn)降低togglerate。而層次型clockgating技術(shù)是在不同模塊間搜尋具備可以clockgating的register,也即提取不同模塊之間的共同使能信號和相關(guān)的CLK。
1、大規(guī)模集成電路:LSI （Large Scale Integration ），通常指含邏輯門數(shù)為100門~9999門（或含元件數(shù)1000個~99999個），在一個芯片上集合有1000個以上電子元件的集成電路。
2、超大規(guī)模集成電路：VLSI（Very Large Scale Integration） 通常指含邏輯門數(shù)大于10000 門（或含元件數(shù)大于100000個)。是一種將大量晶體管組合到單一芯片的集成電路，其集成度大于大規(guī)模集成電路。集成的晶體管數(shù)在不同的標準中有所不同。尤其是數(shù)字集成電路，通常采用電子設(shè)計自動化的方式進行，已經(jīng)成為計算機工程的重要分支之一。
（來源：文章屋網(wǎng) ）
關(guān)鍵詞：超大規(guī)模集成電路；系統(tǒng)級；寄存器傳輸級；邏輯級；晶體管級；可靠性評估
中圖分類號：TP311文獻標識碼：A文章編號：1009-3044(2012)01-0204-03
An Overview of the Reliability Evaluation of Very Large Scale Integrated Circuits
ZHU Xu-guang
(Department of Computer Science and Technology, Tongji University, Shanghai 201804, China)
Abstract: To meet the high performance requirements of SoC (System on Chips), the density and complexity of VLSI is increasing contin? ually, and these have negative impacts on circuit reliability. Hence, accurate reliability estimation of VLSI has become an important issue. This paper has introduced the problems and the existing reliability techniques of reliability estimation based on the early achievements. Fi? nally, this paper described the further work, the deficiency and difficulties of the current work combined with the author’s working.
Key words: VLSI; system level; register transfer level; logic level; transistor level; reliability evaluation
超大規(guī)模集成(very large-scale integrated, VLSI)電路及其相關(guān)技術(shù)是現(xiàn)代電子信息技術(shù)迅速發(fā)展的關(guān)鍵因素和核心技術(shù)，對國防建設(shè)、國民經(jīng)濟和科學(xué)技術(shù)的發(fā)展起著巨大的推動作用。人們對信息技術(shù)產(chǎn)品(主要指數(shù)字計算系統(tǒng))的依賴程度越來越大，這直接牽涉到人們的生活質(zhì)量，甚至關(guān)系到人類生命、財產(chǎn)的安全問題。因此，當前人們在應(yīng)用這些產(chǎn)品的同時，必然會提出更高的要求，即除了傳統(tǒng)意義上的要求和標準以外，還提出了更重要的評價體系---系統(tǒng)所提供服務(wù)的“可靠性”標準問題[1]。
目前，軍事電子、航空航天、工業(yè)、交通、通訊，乃至普通人的個人生活都對VLSI電路和系統(tǒng)提出了越來越高的可靠性要求，而同時隨著集成電路技術(shù)的發(fā)展，尤其是深亞微米、納米工藝的應(yīng)用、電路規(guī)模不斷擴大，特征尺寸不斷縮小，電路密度不斷提高，給芯片的可靠性帶來了嚴峻的挑戰(zhàn)。因此，對VLSI電路的高可靠性研究變得越來越重要?？煽啃约夹g(shù)研究一般包括可靠性設(shè)計與模擬、可靠性試驗與評估、工藝過程質(zhì)量控制、失效機理與模型研究，以及失效分析技術(shù)等五個主要的技術(shù)方向。
傳統(tǒng)上對VLSI電路可靠性的研究主要是針對制造過程的，內(nèi)容包括成品率計算模型、缺陷分布模型、軟(硬)故障影響的可靠性模型、電路的串擾與延遲、電路可靠性與成品率的關(guān)系等。在集成電路制造過程中，由于各種工藝擾動會不可避免地在硅片上引入缺陷，從而引起集成電路結(jié)構(gòu)的局部畸變。這些局部畸變可能改變電路的拓撲結(jié)構(gòu)，導(dǎo)致集成電路成品率下降。因此，缺陷的幾何模型、粒徑分布是影響成品率的重要因素之一。另外，在深亞微米和納米工藝下，軟故障的干擾越來越嚴重，相關(guān)的研究包括軟故障影響下導(dǎo)線可靠性模型、故障關(guān)鍵面積計算等。已有的研究表明可靠性和成品率存在正相關(guān)關(guān)系，其正相關(guān)性需要考慮線寬、線間距等版圖的幾何信息和與工藝相關(guān)的缺陷粒徑分布等參數(shù)。面向制造過程的可靠性研究準確性好但存在較大的計算開銷。
于是在制造出集成電路產(chǎn)品后，通過篩選和可靠性試驗估計其可靠性，并采用加速壽命試驗確定產(chǎn)品的平均壽命。如果發(fā)現(xiàn)可靠性不滿足要求，就要從設(shè)計和工藝角度進行分析，并加以改進。長期以來，評價器件質(zhì)量和可靠性的方法分為三類[2]：（1）批接收抽樣檢驗，檢驗該批產(chǎn)品是否滿足產(chǎn)品規(guī)范要求；（2）可靠性壽命試驗，評價產(chǎn)品的可靠性水平；（3）從現(xiàn)場收集并積累使用壽命數(shù)據(jù)，評價相應(yīng)產(chǎn)品的使用質(zhì)量和可靠性。
近年來，VLSI電路集成度不斷提高，同時可靠性水平也迅速提高，傳統(tǒng)的評價方法暴露出了各種各樣的問題，如批接收抽樣檢驗方法因分辯能力有限而不能有效區(qū)分高水平產(chǎn)品質(zhì)量之間的區(qū)別；可靠性壽命試驗方法因要求的樣本數(shù)太多而導(dǎo)致成本上升；基于現(xiàn)場數(shù)據(jù)收集的方法因存在“滯后性”而不能及時對產(chǎn)品質(zhì)量進行評價等，這就促使人們開始研究新的評估技術(shù)。
當前對可靠性研究主要的數(shù)學(xué)模型有[3]：可靠性框圖模型、故障樹模型、馬爾科夫模型、Petri網(wǎng)模型、狀態(tài)空間分解模型及概率模型等。
雖然這些模型較好的解決了一系列的問題，但是在對VLSI電路進行分析時，由于沒有涉及到電路的具體邏輯結(jié)構(gòu)，也就是說只是粗略的分析了一下電路的可靠性，這是不夠準確的，當然也是具有現(xiàn)實參考價值的。
在下一步工作中，作者將深入到電路的具體邏輯層和現(xiàn)實的環(huán)境當中，對其進行更加深入和具體的研究，以便給出更加準確和 更有價值的計算值。
1不同層面可靠性評估
對數(shù)字VLSI電路進行模型化或設(shè)計描述,按照抽象級別由高到低大致可以分為行為級、寄存器傳輸級、邏輯級、電路級、晶體管級。目前，可靠性評估方法的研究主要集中在電路邏輯級以上，通過故障注入或模擬的方法分析信號可靠性。
一般而言，電路可靠性分析基于抽象級別越高，時間開銷越少，能用于大規(guī)模電路或者處理器系統(tǒng)的評估，但是由于遠離物理實現(xiàn)，準確性低。反之，分析的抽象級別越低，必然考慮低層實現(xiàn)中的缺陷分布，環(huán)境因素等參數(shù)，越接近芯片制造的真實過程，所以更加準確，但是存在一個普遍問題是耗時大，無法用于復(fù)雜電路。
1.1行為級可靠性評估
在高層測試可以及早地發(fā)現(xiàn)設(shè)計錯誤，便于及時修改，減少設(shè)計成本，縮短研發(fā)時間。當前集成電路高層測試所面臨的最大困難是：缺少能準確描述高層故障實際類型的故障模型，并且模型的評估方式也較單一。
目前，國內(nèi)外學(xué)者對高層故障模型的研究已做了許多有益的工作，如：模仿軟件測試的覆蓋方法(包括狀態(tài)覆蓋、語句覆蓋、分枝覆蓋等)、基于電路結(jié)構(gòu)提出的故障模型等。這些故障模型在處理某類電路時都表現(xiàn)出了一定的優(yōu)勢，但是并非對所有類型電路都有效。這也表明，當前高層故障模型依然不夠成熟；高層故障模型與門級網(wǎng)表中的SA(固定型故障模型)故障之間的關(guān)系依然不清晰；模型的評估也有待于改進。現(xiàn)存的故障模型中，比較成功的有：傳輸故障模型[4]，變量固定型模型[5]。對模型的評估，常用的方法是覆蓋率評估，一般分為兩步，如圖1所示：(1)依提出的故障模型作測試生成，得到測試向量；(2)將測試向量在門級網(wǎng)表作模擬，計算其對SA故障的覆蓋率。另外還有一些是考慮電路的可觀測性的測試生成與評估方法[6]?？傊@些評估方法，都是基于對SA故障覆蓋率的計算。
圖1兩個高層故障模型評估
1.2邏輯級可靠性評估
正如上文所述，評估方法所對應(yīng)的電路抽象級別越高，其準確性則越低。而同一抽象層次上不同類型的方法相比，解析方法最為省時。邏輯級的解析模型方法相對準確，且易于理解和操作。
由于邏輯電路對差錯具有一定的屏蔽作用，作為瞬時故障的軟差錯并非一定會導(dǎo)致電路鎖存錯誤內(nèi)容或者輸出錯誤結(jié)果，因此，建立概率模型來評估邏輯級電路可靠性是合理的。
邏輯級概率模型通過計算發(fā)生在電路邏輯門或線節(jié)點差錯傳播到原始輸出的概率來衡量其失效率，考慮了電路的拓撲結(jié)構(gòu)和傳播路徑信息，并與組成電路的各個門類型和連接方式有關(guān)，如圖2所示，目前典型的方法包括：計算單個輸出節(jié)點軟差錯率的TP方法[7]，通過計算差錯傳播率表征電路軟差錯率的EPP方法[8]，以及通過概率轉(zhuǎn)移矩陣模型評測整個電路可靠度的PTM方法[9]。其中，TP方法和EPP方法只計算部分電路的失效率，而PTM可以度量整個電路的可靠性。但是，未經(jīng)優(yōu)化的TP、PTM算法的計算時空開銷較大，只能適用于小規(guī)模電路?；赑TM方法具有良好的完備性，并且模型簡單而準確，為解決其因時空復(fù)雜度大而不能直接用于大規(guī)模電路的問題，文獻[2]對PTM方法進行了深入的研究，并提出了合理的改進方法。
1.3晶體管級可靠性評估
超深亞微米下的CMOS電路可靠性是由MOSFET的微觀失效機制來決定的,對CMOS電路可靠性的評估和改善應(yīng)該在失效模式分析和對基本物理失效機制正確理解的基礎(chǔ)上進行。因此在對電路可靠性進行評估時，需要進行下面四方面的工作：
1)對MOSFET柵氧層退化機制進行建模。MOSFET中熱載流子注入效應(yīng)、負偏置溫度不穩(wěn)定性、柵氧可靠性的經(jīng)時擊穿效應(yīng)這三種失效機制是影響到超大規(guī)模CMOS電路長期工作可靠性的最主要因素。它們都是由氧化層陷阱電荷作用或界面態(tài)積累作用而導(dǎo)致了柵氧層作用的退化而造成器件特性的退化。
2）對產(chǎn)生局部氧化層損傷的MOSFET器件行為進行建模。MOSFET中的HCI和NBTI效應(yīng)都會對器件的主要I-V特性參數(shù)產(chǎn)和程度不同的影響。
3）在電路長時工作條件下，對器件柵氧層退化進行仿真。正常的電路中器件一般都是處在AC應(yīng)力條件下，要對電路的可靠性進行準確的評價，必須先要能夠?qū)C應(yīng)力下MOSFET長時間工作后的器件性能進行評價。
4）評價處于失效應(yīng)力作用下的整體電路的性能。
電路可靠性研究的一個重要部分集中在器件級設(shè)計[10]，其包括：對失效機制更好的理解和建模；圓片級測試結(jié)構(gòu)的革新以改善可靠性控制；阻止器件退化的結(jié)構(gòu)的研究。其中，器件退化對電路性能的影響受到了更多的關(guān)注。在設(shè)計階段預(yù)測電路可靠性的方法有著非常大的價值。隨著可靠性仿真技術(shù)的逐漸成熟，芯片的可靠性設(shè)計概念被提上了日程。對最終的電路可靠性評價在IC設(shè)計階段完成，大大降低了芯片設(shè)計風險。圖3為晶體管級電路的結(jié)構(gòu)。
圖3晶體管級電路結(jié)構(gòu)圖
從以上可知，可以從不同層面來對VLSI電路進行可靠性評估，不同層面的可靠性評估有其不同的優(yōu)勢與不足。較低層次的可靠性分析通常比較準確，但是其功耗和時間開銷大，只能對中小型電路進行分析。高層次的可靠性分析由于遠離物理實現(xiàn)，準確性低，但是可處理性好。根據(jù)作者的研究認為，兼顧準確性和可處理性是對可靠性研究的突破點，這就要將電路的不同層次間相互映射，以盡可能貼近電路的真實行為。從而在電路的設(shè)計階段就能夠比較準確地估計其可靠性，盡早調(diào)整改進，避免出現(xiàn)因結(jié)構(gòu)設(shè)計上的不足而導(dǎo)致的芯片缺陷，從而提高芯片的可靠性和成品率，縮短芯片的設(shè)計和生產(chǎn)周期。
2結(jié)論
由IBM、Sony、Motorola等多家知名半導(dǎo)體公司最新研究進展表明，可靠性問題始終伴隨著半導(dǎo)體器件與大規(guī)模集成電路的發(fā)展和應(yīng)用，隨著集成電路技術(shù)的發(fā)展，VLSI電路的可靠性問題變得越來越突出。加強對半導(dǎo)體器件與集成電路的可靠性分析、模擬、評估和改進已經(jīng)成為超大規(guī)模集成電路發(fā)展中的重要課題。目前VLSI電路的可靠性研究得到廣泛的關(guān)注，對越來越多的失效模式和機理進行了研究，并且從理論和實踐上不斷提出了改進方法，這些研究成果為可靠性增長提供了評價標準與依據(jù)。
參考文獻:
[1]徐拾義.可信計算系統(tǒng)設(shè)計和分析[M].北京:清華大學(xué)出版社,2006.
[2]王真,江建慧.基于概率轉(zhuǎn)移矩陣的串行電路可靠度計算方法[J].電子學(xué)報.2009,37(2):241-247.
[3]肖杰,梁家榮.具有失效結(jié)點和鏈路的E-2DMesh網(wǎng)絡(luò)可靠性研究[J].計算機應(yīng)用研究，2009,23(3):201-204.
[4] Yi Zhigang, Min Yinghua, Li Xiaowei, et al. A Novel RT-Level Behavioral Description Based ATPG Method [J]. Journal of Computer Sci? ence and Technology, 2003, 18(3): 308-317.
[5] Corno F, Prinettp P, Reorda M S. Testability Analysis and ATPG on Behavioral RT-level VHDL[C]. Proceeding of International Test Con? ference, Washington, 1997: 753-759.
[6] Fallah F, Devadas S, Keutzer K. OCCOM-efficient Computation of Observability-based Code Coverage Metrics for Functional Verifica? tion [J]. Computer-aided Design of Integrated Circuits and Systems, 2001, 20(8): 1003-1015.
[7] Kim J S, Nicopoulos C, Vijakrishnan N, et al. A probabilistic model for soft-error rate estimation in combinational logic[A]. In: Proc. of the 1st Int`l Workshop on Probabilistic Analysis Techniques for Real Time and Embedded Systems[C]. Italy, Elsevier Science, June 2004, pp. 25-31.
[8] Asadi G, Tahoori M B. An analytical approach for soft error rate estimation in digital circuits[A]. In: Proc. of the IEEE Int Symp on Cir? cuits and Systems[C].Kobe, John Wiley & Sons, May 2005, pp. 2991-2994.
關(guān)鍵詞:集成電路，銅互連，電鍍，阻擋層
1.雙嵌入式銅互連工藝
隨著芯片集成度的不斷提高，銅已經(jīng)取代鋁成為超大規(guī)模集成電路制造中的主流互連技術(shù)。作為鋁的替代物，銅導(dǎo)線可以降低互連阻抗，降低功耗和成本，提高芯片的集成度、器件密度和時鐘頻率。
由于對銅的刻蝕非常困難，因此銅互連采用雙嵌入式工藝，又稱雙大馬士革工藝(Dual Damascene)，如圖1所示，1)首先沉積一層薄的氮化硅(Si3N4)作為擴散阻擋層和刻蝕終止層，2)接著在上面沉積一定厚度的氧化硅(SiO2)，3)然后光刻出微通孔(Via)，4)對通孔進行部分刻蝕，5)之后再光刻出溝槽(Trench)，6)繼續(xù)刻蝕出完整的通孔和溝槽，7)接著是濺射(PVD)擴散阻擋層(TaN/Ta)和銅種籽層(Seed Layer)。Ta的作用是增強與Cu的黏附性，種籽層是作為電鍍時的導(dǎo)電層，8)之后就是銅互連線的電鍍工藝，9)最后是退火和化學(xué)機械拋光(CMP)，對銅鍍層進行平坦化處理和清洗。
圖1 銅互連雙嵌入式工藝示意圖
電鍍是完成銅互連線的主要工藝。集成電路銅電鍍工藝通常采用硫酸鹽體系的電鍍液，鍍液由硫酸銅、硫酸和水組成，呈淡藍色。當電源加在銅(陽極)和硅片(陰極)之間時，溶液中產(chǎn)生電流并形成電場。陽極的銅發(fā)生反應(yīng)轉(zhuǎn)化成銅離子和電子，同時陰極也發(fā)生反應(yīng)，陰極附近的銅離子與電子結(jié)合形成鍍在硅片表面的銅，銅離子在外加電場的作用下，由陽極向陰極定向移動并補充陰極附近的濃度損耗，如圖2所示。電鍍的主要目的是在硅片上沉積一層致密、無孔洞、無縫隙和其它缺陷、分布均勻的銅。
圖2 集成電路電鍍銅工藝示意圖
2. 電鍍銅工藝中有機添加劑的作用
由于銅電鍍要求在厚度均勻的整個硅片鍍層以及電流密度不均勻的微小局部區(qū)域(超填充區(qū))能夠同時傳輸差異很大的電流密度，再加上集成電路特征尺寸不斷縮小，和溝槽深寬比增大，溝槽的填充效果和鍍層質(zhì)量很大程度上取決于電鍍液的化學(xué)性能，有機添加劑是改善電鍍液性能非常關(guān)鍵的因素，填充性能與添加劑的成份和濃度密切相關(guān)，關(guān)于添加劑的研究一直是電鍍銅工藝的重點之一[1，2]。目前集成電路銅電鍍的添加劑供應(yīng)商有Enthone、Rohm&Haas等公司，其中Enthone公司的ViaForm系列添加劑目前應(yīng)用較廣泛。ViaForm系列包括三種有機添加劑:加速劑(Accelerator)、抑制劑(Suppressor)和平坦劑(Leverler)。當晶片被浸入電鍍槽中時，添加劑立刻吸附在銅種籽層表面，如圖3所示。溝槽內(nèi)首先進行的是均勻性填充，填充反應(yīng)動力學(xué)受抑制劑控制。接著，當加速劑達到臨界濃度時，電鍍開始從均勻性填充轉(zhuǎn)變成由底部向上的填充。加速劑吸附在銅表面，降低電鍍反應(yīng)的電化學(xué)反應(yīng)勢，促進快速沉積反應(yīng)。當溝槽填充過程完成后，表面吸附的平坦劑開始發(fā)揮作用，抑制銅的繼續(xù)沉積，以減小表面的粗糙度。
加速劑通常是含有硫或及其官能團的有機物，例如聚二硫二丙烷磺酸鈉(SPS)，或3-巰基丙烷磺酸(MPSA)。加速劑分子量較小，一般吸附在銅表面和溝槽底部，降低電鍍反應(yīng)的電化學(xué)電位和陰極極化，從而使該部位沉積速率加快，實現(xiàn)溝槽的超填充。
抑制劑包括聚乙二醇(PEG)、聚丙烯二醇和聚乙二醇的共聚物，一般是長鏈聚合物。抑制劑的平均相對分子質(zhì)量一般大于1000，有效性與相對分子質(zhì)量有關(guān)，擴散系數(shù)低，溶解度較小，抑制劑的含量通常遠大于加速劑和平坦劑。抑制劑一般大量吸附在溝槽的開口處，抑制這部分的銅沉積，防止出現(xiàn)空洞。在和氯離子的共同作用下，抑制劑通過擴散-淀積在陰極表面上形成一層連續(xù)抑制電流的單層膜，通過阻礙銅離子擴散來抑制銅的繼續(xù)沉積。氯離子的存在，可以增強銅表面抑制劑的吸附作用，這樣抑制劑在界面處的濃度就不依賴于它們的質(zhì)量傳輸速率和向表面擴散的速率。氯離子在電鍍液中的含量雖然只有幾十ppm，但對銅的超填充過程非常重要。如果氯濃度過低，會使抑制劑的作用減弱;若氯濃度過高，則會與加速劑在吸附上過度競爭。
平坦劑中一般含有氮原子，通常是含氮的高分子聚合物，粘度較大，因此會依賴質(zhì)量運輸，這樣在深而窄的孔內(nèi)與加速劑、抑制劑的吸附競爭中沒有優(yōu)勢，但在平坦和突出的表面，質(zhì)量傳輸更有效。溝槽填充完成后，加速劑并不停止工作，繼續(xù)促進銅的沉積，但吸附了平坦劑的地方電流會受到明顯抑制，可以抑制銅過度的沉積。平坦劑通過在較密的細線條上方抑制銅的過度沉積從而獲得較好的平坦化效果，保證了較小尺寸的圖形不會被提前填滿，有效地降低了鍍層表面起伏。
在銅電鍍過程中，對填充過程產(chǎn)生影響的主要是加速劑、抑制劑和氯離子，填充過程完成后對鍍層表面粗糙度產(chǎn)生影響的主要是平坦劑。銅電鍍是有機添加劑共同作用的結(jié)果，它們之間彼此競爭又相互關(guān)聯(lián)。為實現(xiàn)無空洞和無缺陷電鍍，除了改進添加劑的單個性能外，還需要確定幾種添加劑同時存在時各添加劑濃度的恰當值，使三者之間互相平衡，才能達到良好的綜合性能，得到低電阻率、結(jié)構(gòu)致密和表面粗糙度小的銅鍍層。
盡管使用有機添加劑可實現(xiàn)深亞微米尺寸的銅電鍍，但往往會有微量的添加劑被包埋在銅鍍層中。對于鍍層來說，這些雜質(zhì)可能會提高電阻系數(shù)，并且使銅在退火時不太容易形成大金屬顆粒。
圖3 電鍍銅表面添加劑作用示意圖
A= Accelerator S= Suppressor
L= Leveler Cl= Chloride Ion
電鍍過程中添加劑不斷地被消耗，為了保證鍍層的品質(zhì)，需要隨時監(jiān)控添加劑的濃度。目前主要使用閉環(huán)的循環(huán)伏安剝離法(Cylic Voltammetric Stripping，CVS)來監(jiān)測電鍍液的有機添加劑含量。CVS測量儀器的主要供應(yīng)商是美國ECI公司。CVS盡管硬件成本低，但它很難反映出幾種添加劑組分濃度同時改變的準確情況，高效液相色譜(High Performance Liquid Chromatography，HPLC)分析技術(shù)有望能替代CVS。
3.脈沖電鍍和化學(xué)鍍
在銅互連中的應(yīng)用
在目前的集成電路制造中，芯片的布線和互連幾乎全部是采用直流電鍍的方法獲得銅鍍層。但直流電鍍只有電流/電壓一個可變參數(shù)，而脈沖電鍍則有電流/電壓、脈寬、脈間三個主要可變參數(shù)，而且還可以改變脈沖信號的波形。相比之下，脈沖電鍍對電鍍過程有更強的控制能力。最近幾年，關(guān)于脈沖電鍍在集成電路銅互連線中的應(yīng)用研究越來越受到重視[3，4]。
脈沖電鍍銅所依據(jù)的電化學(xué)原理是利用脈沖張馳增加陰極的活化極化，降低陰極的濃差極化，從而改善鍍層的物理化學(xué)性能。在直流電鍍中，由于金屬離子趨近陰極不斷被沉積，因而不可避免地造成濃差極化。而脈沖電鍍在電流導(dǎo)通時，接近陰極的金屬離子被充分地沉積;當電流關(guān)斷時，陰極周圍的放電離子又重新恢復(fù)到初始濃度。這樣陰極表面擴散層內(nèi)的金屬離子濃度就得到了及時補充，擴散層周期間隙式形成，從而減薄了擴散層的實際厚度。而且關(guān)斷時間的存在不僅對陰極附近濃度恢復(fù)有好處，還會產(chǎn)生一些對沉積層有利的重結(jié)晶、吸脫附等現(xiàn)象。脈沖電鍍的主要優(yōu)點有:降低濃差極化，提高了陰極電流密度和電鍍效率，減少氫脆和鍍層孔隙;提高鍍層純度，改善鍍層物理性能，獲得致密的低電阻率金屬沉積層。
除了電鍍以外，還有一種無需外加電源的沉積方式，這就是化學(xué)鍍?；瘜W(xué)鍍不同于電鍍，它是利用氧化還原反應(yīng)使金屬離子被還原沉積在基板表面，其主要特點是不需要種籽層，能夠在非導(dǎo)體表面沉積，具有設(shè)備簡單、成本較低等優(yōu)點?；瘜W(xué)鍍目前在集成電路銅互連技術(shù)中的應(yīng)用主要有:沉積CoWP等擴散阻擋層和沉積銅種籽層。最近幾年關(guān)于化學(xué)鍍銅用于集成電路銅互連線以及溝槽填充的研究亦成為一大熱點，有研究報道通過化學(xué)鍍同樣可以得到性能優(yōu)良的銅鍍層[5，6]。但是化學(xué)鍍銅通常采用甲醛做為還原劑，存在環(huán)境污染的問題。
4.銅互連工藝發(fā)展趨勢
使用原子層沉積(ALD ，Atomic Layer Deposition)技術(shù)沉積阻擋層和銅的無種籽層電鍍是目前銅互連技術(shù)的研究熱點[7]。
在當前的銅互連工藝中，擴散阻擋層和銅種籽層都是通過PVD工藝制作。但是當芯片的特征尺寸變?yōu)?5nm或者更小時，擴散阻擋層和銅種籽層的等比例縮小將面臨嚴重困難。首先，種子層必須足夠薄，這樣才可以避免在高縱寬比結(jié)構(gòu)上沉積銅時出現(xiàn)頂部外懸結(jié)構(gòu)，防止產(chǎn)生空洞;但是它又不能太薄。其次，擴散層如果減薄到一定厚度，將失去對銅擴散的有效阻擋能力。還有，相對于銅導(dǎo)線，阻擋層橫截面積占整個導(dǎo)線橫截面積的比例變得越來越大。但實際上只有銅才是真正的導(dǎo)體。例如，在65nm工藝時，銅導(dǎo)線的寬度和高度分別為90nm和150nm，兩側(cè)則分別為10nm。這意味著橫截面為13，500 nm2的導(dǎo)線中實際上只有8，400 nm2用于導(dǎo)電，效率僅為62.2%[7]。
目前最有可能解決以上問題的方法是ALD和無種籽電鍍。使用ALD技術(shù)能夠在高深寬比結(jié)構(gòu)薄膜沉積時具有100%臺階覆蓋率，對沉積薄膜成份和厚度具有出色的控制能力，能獲得純度很高質(zhì)量很好的薄膜。而且，有研究表明:與PVD阻擋層相比，ALD阻擋層可以降低導(dǎo)線電阻[7]。因此ALD技術(shù)很有望會取代PVD技術(shù)用于沉積阻擋層。不過ALD目前的缺點是硬件成本高，沉積速度慢，生產(chǎn)效率低。
此外，過渡金屬-釕可以實現(xiàn)銅的無種籽電鍍，在釕上電鍍銅和普通的銅電鍍工藝兼容。釕的電阻率(~7 μΩ-cm)，熔點(~2300℃)，即使900℃下也不與銅發(fā)生互熔。釕是貴金屬，不容易被氧化，但即使被氧化了，生成的氧化釕也是導(dǎo)體。由于釕對銅有一定的阻擋作用，在一定程度上起到阻擋層的作用，因此釕不僅有可能取代擴散阻擋層常用的Ta/TaN兩步工藝，而且還可能同時取代電鍍種籽層，至少也可以達到減薄阻擋層厚度的目的。況且，使用ALD技術(shù)沉積的釕薄膜具有更高的質(zhì)量和更低的電阻率。但無種籽層電鍍同時也為銅電鍍工藝帶來新的挑戰(zhàn)，釕和銅在結(jié)構(gòu)上的差異，使得釕上電鍍銅與銅電鍍并不等同，在界面生長，沉積模式上還有許多待研究的問題。
5.結(jié)語
銅互連是目前超大規(guī)模集成電路中的主流互連技術(shù)，而電鍍銅是銅互連中的關(guān)鍵工藝之一。有機添加劑是銅電鍍工藝中的關(guān)鍵因素，各種有機添加劑相互協(xié)同作用但又彼此競爭，恰當?shù)奶砑觿舛饶鼙ＷC良好的電鍍性能。在45nm或更小特征尺寸技術(shù)代下，為得到低電阻率、無孔洞和缺陷的致密銅鍍層，ALD和無種籽電鍍被認為是目前最有可能的解決辦法。此外，研究開發(fā)性能更高的有機添加劑也是途徑之一，而使用新的電鍍方式(比如脈沖電鍍)也可能提高銅鍍層的質(zhì)量。
參考文獻
[1]Tantavichet N， Pritzker M.Effect of plating mode， thiourea and chloride on the morphology of copper deposits produced in acidic sulphate solutions [J]. Electrochimica Acta， 2005， 50: 1849-1861
[2]Mohan S， Raj V. The effect of additives on the pulsed electrodeposition of copper [J]. Transactions of the Institute of Metal Finishing， 2005， 83(4): 194-198
[3]Y. Lee， Y.-S. Jo， Y. Roh. Formation of nanometer-scale gaps between metallic electrodes using pulse/DC plating and photolithography [J]. Materials Science and Engineering C23 (2003): 833-839
[4]Song Tao， D Y Li.Tribological， mechanical and electrochemical properties of nanocrystalline copper deposits produced by pulse electrodeposition [J]. Nanotechnology 17 (2006) 65–78
[5]王增林，劉志鵑，姜洪艷等. 化學(xué)鍍技術(shù)在超大規(guī)模集成電路互連線制造過程的應(yīng)用 [J]. 電化學(xué)， Vol.12 No.2 May 2006 :125-133
[6]Rajendra K. Aithal， S. Yenamandra and R.A. Gunasekaran， etc. Electroless copper deposition on silicon with titanium seed layer [J]. Materials Chemistry and Physics 98 (2006) 95–102
集成電路(IC)產(chǎn)業(yè)是戰(zhàn)略性、基礎(chǔ)性和產(chǎn)業(yè)之間關(guān)聯(lián)度很高的產(chǎn)業(yè)。它是電子信息產(chǎn)業(yè)和現(xiàn)代工業(yè)的基礎(chǔ),也是改造提升傳統(tǒng)產(chǎn)業(yè)的核心技術(shù),已成為衡量一個國家經(jīng)濟和信息產(chǎn)業(yè)發(fā)展水平的重要標志之一,是各國搶占經(jīng)濟科技制高點、提升綜合國力的重點領(lǐng)域。
集成電路產(chǎn)業(yè)是典型的知識密集型、技術(shù)密集型、資本密集和人才密集型的高科技產(chǎn)業(yè),它不僅要求有很強的經(jīng)濟實力,還要求具有很深的文化底蘊。集成電路產(chǎn)業(yè)由集成電路設(shè)計、掩模、集成電路制造、封裝、測試、支撐等環(huán)節(jié)組成。隨著集成電路技術(shù)的提升、市場規(guī)模的擴大以及資金投入的大幅提高,專業(yè)化分工的優(yōu)點日益體現(xiàn)出來,集成電路產(chǎn)業(yè)從最初的一體化IDM,逐漸發(fā)展成既有IDM,又有無集成電路制造線的集成電路設(shè)計(Fabless)、集成電路代工制造(Foundry)、封裝測試、設(shè)備與材料支撐等專業(yè)公司。
國家始終把集成電路作為信息產(chǎn)業(yè)發(fā)展的核心。2000年國家18號文件(《鼓勵軟件產(chǎn)業(yè)和集成電路產(chǎn)業(yè)發(fā)展的若干政策》)出臺后,為我國集成電路產(chǎn)業(yè)的發(fā)展創(chuàng)造了良好的政策環(huán)境。2005年國家制定的《國家中長期科學(xué)和技術(shù)發(fā)展規(guī)劃綱要 (2006-2020年)》安排了16個國家重大專項,其中兩個涉及到集成電路行業(yè),一個是“核心電子器件、高端通用集成電路及基礎(chǔ)軟件產(chǎn)品”,另外一個則是“集成電路成套工藝、重大設(shè)備與配套材料”,分列第一、二位。2008年國家出臺的《電子信息產(chǎn)業(yè)調(diào)整與振興規(guī)劃》明確提出:加大鼓勵集成電路產(chǎn)業(yè)發(fā)展政策實施力度,立足自主創(chuàng)新,突破關(guān)鍵技術(shù),要加大投入,集中力量實施集成電路升級,著重建立自主可控的集成電路產(chǎn)業(yè)體系。
無錫是中國集成電路產(chǎn)業(yè)重鎮(zhèn),曾作為國家南方微電子工業(yè)基地,先后承擔國家“六五”、“七五”和“九0八”工程。經(jīng)過近20年的不斷發(fā)展,無錫不僅積累了雄厚的集成電路產(chǎn)業(yè)基礎(chǔ),而且培育和引進了一批骨干企業(yè),有力地推動了我國集成電路產(chǎn)業(yè)的發(fā)展。2000年,無錫成為國家科技部批準的7個國家集成電路設(shè)計產(chǎn)業(yè)化基地之一。2008年,無錫成為繼上海之后第二個由國家發(fā)改委認定的國家微電子高新技術(shù)產(chǎn)業(yè)基地,進一步確立了無錫在中國集成電路產(chǎn)業(yè)中的優(yōu)勢地位,2009年8月7日,溫總理訪問無錫并確立無錫為中國物聯(lián)網(wǎng)產(chǎn)業(yè)發(fā)展的核心城市,微電子工業(yè)作為物聯(lián)網(wǎng)產(chǎn)業(yè)發(fā)展的基礎(chǔ)電子支撐,又引來了新一輪的發(fā)展機遇。
發(fā)展集成電路產(chǎn)業(yè)是實現(xiàn)無錫新區(qū)產(chǎn)業(yè)結(jié)構(gòu)調(diào)整、支撐經(jīng)濟可持續(xù)發(fā)展、引領(lǐng)經(jīng)濟騰飛、提升創(chuàng)新型城市地位、提高城市綜合實力和競爭力的關(guān)鍵。無錫新區(qū)應(yīng)當抓住從世界金融危機中回暖和建設(shè)“感知中國中心”的發(fā)展機遇,以優(yōu)先發(fā)展集成電路設(shè)計業(yè)、重視和引進晶圓制造業(yè)、優(yōu)化發(fā)展封測配套業(yè)、積極扶持支撐業(yè)為方向,加大對產(chǎn)業(yè)發(fā)展的引導(dǎo)和扶持,加快新區(qū)超大規(guī)模集成電路產(chǎn)業(yè)園的建設(shè),加強高端人才的集聚和培育,實現(xiàn)無錫市委市政府提出的“把無錫打造成為中國真正的集成電路集聚區(qū)、世界集成電路的高地、打造‘中國IC設(shè)計第一區(qū)’和‘東方硅谷’品牌的愿景”,實現(xiàn)新區(qū)集成電路產(chǎn)業(yè)的跨越式發(fā)展。
2新區(qū)超大規(guī)模集成電路園
(2010年-2012年)行動計劃
2.1 指導(dǎo)思想
全面貫徹落實科學(xué)發(fā)展觀,堅持走新型工業(yè)化道路,緊跟信息產(chǎn)業(yè)發(fā)展的世界潮流,以積極扶持、引導(dǎo)現(xiàn)有存量企業(yè)為基礎(chǔ),以引進和孵化為手段,以重點項目為抓手,大力集聚高科技人才,加大政府推進力度,提高市場化運行程度,強攻設(shè)計業(yè),壯大制造業(yè),構(gòu)建集成電路設(shè)計、制造、封裝測試、系統(tǒng)應(yīng)用、產(chǎn)業(yè)支撐于一體的完整IC產(chǎn)業(yè)鏈,建成“東方硅谷”。
2.2 發(fā)展目標
從2010年到2012年,無錫新區(qū)集成電路產(chǎn)業(yè)年均引進企業(yè)數(shù)15家以上,期內(nèi)累計新增規(guī)范IC企業(yè)40家,期末產(chǎn)業(yè)鏈企業(yè)總數(shù)120家以上,產(chǎn)業(yè)規(guī)模年均增長25%以上,2012年目標400億元,到2015年,全區(qū)集成電路產(chǎn)業(yè)規(guī)模達到800億元,占全國比重達20%以上。年均引進和培養(yǎng)中、高級IC人才600名,期內(nèi)累計新增2000名,期末專業(yè)技術(shù)高端人才存量達3000名。
2.3 主要任務(wù)
2.3.1 重點發(fā)展領(lǐng)域
按照“優(yōu)先發(fā)展集成電路設(shè)計業(yè),重點引進晶圓制造業(yè),優(yōu)化提升封裝測試業(yè),積極扶植支撐業(yè)”的基本思路,繼續(xù)完善和落實產(chǎn)業(yè)政策,加強公共服務(wù),提升自主創(chuàng)新能力,推進相關(guān)資源整合重組,促進產(chǎn)業(yè)鏈各環(huán)節(jié)的協(xié)調(diào)發(fā)展,形成無錫市集成電路產(chǎn)業(yè)最集中區(qū)域。
2.3.2 產(chǎn)業(yè)發(fā)展空間布局
集成電路產(chǎn)業(yè)是無錫新區(qū)區(qū)域優(yōu)勢產(chǎn)業(yè),產(chǎn)業(yè)規(guī)模占據(jù)全市70%以上,按照“區(qū)域集中、產(chǎn)業(yè)集聚、發(fā)展集約”的原則,高標準規(guī)劃和建設(shè)新區(qū)超大規(guī)模集成電路產(chǎn)業(yè)園,引導(dǎo)有實力的企業(yè)進入產(chǎn)業(yè)園區(qū),由園區(qū)的骨干企業(yè)作龍頭,帶動和盤活區(qū)域產(chǎn)業(yè),增強園區(qū)產(chǎn)業(yè)鏈上下游企業(yè)間的互動配合,不斷補充、豐富、完善和加強產(chǎn)業(yè)鏈建設(shè),形成具有競爭實力的產(chǎn)業(yè)集群,成為無錫新區(qū)集成電路產(chǎn)業(yè)發(fā)展的主體工程。
無錫新區(qū)超大規(guī)模集成電路產(chǎn)業(yè)園位于無錫新區(qū),距離無錫碩放機場15公里,距無錫新區(qū)管委會約3公里。
超大規(guī)模集成電路產(chǎn)業(yè)園區(qū)總規(guī)劃面積3平方公里,規(guī)劃區(qū)域北起泰山路、西至錫仕路,東臨312國道和滬寧高速公路,南至新二路。園區(qū)規(guī)劃主體功能區(qū)包括制造業(yè)區(qū)設(shè)計孵化區(qū)、設(shè)計產(chǎn)業(yè)化總部經(jīng)濟區(qū)、設(shè)計產(chǎn)業(yè)化配套服務(wù)區(qū)等,占地共700畝,規(guī)劃基礎(chǔ)配套區(qū)包括建設(shè)園內(nèi)干道網(wǎng)和開放式對外交通網(wǎng)絡(luò),同步配套與發(fā)展IC設(shè)計產(chǎn)業(yè)相關(guān)聯(lián)的寬帶網(wǎng)絡(luò)中心、國際衛(wèi)星中心、國際培訓(xùn)中心等,按照園內(nèi)企業(yè)人群特點,規(guī)劃高端生活商務(wù)區(qū)。
園區(qū)目前已有國內(nèi)最大工藝最先進的集成電路制造企業(yè)海力士恒億半導(dǎo)體,南側(cè)有KEC等集成電路和元器件制造、封測企業(yè)。園區(qū)的目標是建成集科研教育區(qū)、企業(yè)技術(shù)產(chǎn)品貿(mào)易區(qū)、企業(yè)孵化區(qū)、規(guī)模企業(yè)獨立研發(fā)區(qū)和生活服務(wù)區(qū)于一體的高標準、國際化的集成電路專業(yè)科技園區(qū),作為承接以IC設(shè)計業(yè)為主體、封測、制造、系統(tǒng)方案及支撐業(yè)為配套的企業(yè)創(chuàng)新創(chuàng)業(yè)的主要載體。支持跨國企業(yè)全球研發(fā)中心、技術(shù)支持中心、產(chǎn)品系統(tǒng)方案及應(yīng)用、上下游企業(yè)交流互動、規(guī)模企業(yè)獨立研發(fā)配套設(shè)施、物流、倉儲、產(chǎn)品營銷網(wǎng)點、國際企業(yè)代表處等的建設(shè),組建“類IDM”的一站式解決方案平臺。
2.3.3 主要發(fā)展方向與任務(wù)
(1)集成電路設(shè)計業(yè)
集成電路設(shè)計是集成電路產(chǎn)業(yè)發(fā)展的龍頭,是整個產(chǎn)業(yè)鏈中最具引領(lǐng)和帶動作用的環(huán)節(jié),處于集成電路價值鏈的頂端。國家對IC產(chǎn)業(yè)、特別是IC設(shè)計業(yè)發(fā)展的政策扶持為集成電路發(fā)展IC設(shè)計產(chǎn)業(yè)提供了良好的宏觀政策環(huán)境。“核心電子器件、高端通用芯片及基礎(chǔ)軟件產(chǎn)品”與“極大規(guī)模集成電路制造裝備及成套工藝”列在16個重大專項的第一、二位,說明政府對集成電路產(chǎn)業(yè)的高度重視。這兩個重大專項實施方案的通過,為IC設(shè)計企業(yè)提升研發(fā)創(chuàng)新能力、突破核心技術(shù)提供了發(fā)展機遇。新區(qū)集成電路產(chǎn)業(yè)的發(fā)展需要密切結(jié)合已有產(chǎn)業(yè)優(yōu)勢,順應(yīng)產(chǎn)業(yè)發(fā)展潮流,進一步促進集成電路產(chǎn)業(yè)的技術(shù)水平和整體規(guī)模,實現(xiàn)集成電路設(shè)計產(chǎn)業(yè)新一輪超常規(guī)的發(fā)展。
1)、結(jié)合現(xiàn)有優(yōu)勢,做大做強以消費類為主的模擬芯片產(chǎn)業(yè)。
無錫集成電路產(chǎn)業(yè)發(fā)展起步早,基礎(chǔ)好,實力強。目前,無錫新區(qū)積聚了60余家集成電路設(shè)計企業(yè),包括國有企業(yè)、研究機構(gòu)、民營企業(yè)以及近幾年引進的海歸人士創(chuàng)業(yè)企業(yè)。代表性企業(yè)包括有:華潤矽科、友達、力芯、芯朋、美新、海威、無錫中星微、硅動力、紫芯、圓芯、愛芯科、博創(chuàng)、華芯美等公司。產(chǎn)品以消費類電子為主,包括:DC/DC、ADC/DAC、LED驅(qū)動、射頻芯片、智能電網(wǎng)芯片等,形成了以模擬電路為主的產(chǎn)品門類集聚,模擬IC產(chǎn)品的研發(fā)和生產(chǎn),成為無錫地區(qū)IC設(shè)計領(lǐng)域的特色和優(yōu)勢,推動以模擬電路產(chǎn)品開發(fā)為基礎(chǔ)的現(xiàn)有企業(yè)實現(xiàn)規(guī)模化發(fā)展,是新區(qū)集成電路產(chǎn)業(yè)做大做強的堅實基礎(chǔ)。
2)結(jié)合高端調(diào)整戰(zhàn)略,持續(xù)引進、培育系統(tǒng)設(shè)計企業(yè)。
無錫“530”計劃吸引眾多海外高端集成電路人才到無錫創(chuàng)業(yè),已經(jīng)成為無錫城市的一張“名片”,并在全球范圍內(nèi)造就了關(guān)注高科技、發(fā)展高科技的影響力。以海歸人員為代表的創(chuàng)業(yè)企業(yè)相繼研發(fā)成功通信、MEMS、多媒體SOC等一批高端產(chǎn)品,為無錫高端集成電路設(shè)計的戰(zhàn)略調(diào)整,提供了堅實的人才基礎(chǔ)和技術(shù)基礎(chǔ)。隨著海峽兩岸關(guān)系的平緩與改善,中國臺灣正在考慮放寬集成電路設(shè)計企業(yè)到大陸投資政策,新區(qū)要緊緊抓住這一機遇,加大對中國臺灣集成電路設(shè)計企業(yè)的引進力度。新區(qū)擁有相對完善的基礎(chǔ)配套設(shè)施、宜居的人文環(huán)境、濃厚的產(chǎn)業(yè)氛圍、完備的公共技術(shù)平臺和服務(wù)體系,將成高端集成電路人才創(chuàng)業(yè)的首選。
3)結(jié)合電子器件國產(chǎn)化戰(zhàn)略,發(fā)展大功率、高電壓半導(dǎo)體功率器件。
高效節(jié)能已經(jīng)成為未來電子產(chǎn)品發(fā)展的一個重要方向,電源能耗標準已經(jīng)在全球逐步實施,將來,很多國家將分別實施綠色電源標準,世界各國已對家電與消費電子產(chǎn)品的待機功耗與效率開始實施越來越嚴格的省電要求,高效節(jié)能保護環(huán)境已成為當今共識。提高效率與減小待機功耗已成為消費電子與家電產(chǎn)品電源的兩個非常關(guān)鍵的指標。中國目前已經(jīng)開始針對某些產(chǎn)品提出能效要求,此外,歐美發(fā)達國家對某些電子產(chǎn)品有直接的能效要求,如果中國想要出口,就必須滿足其能效要求,這些提高能效的要求將會為功率器件市場提供更大的市場動力。功率器件包括功率IC 和功率分立器件,功率分立器件則主要包括功率MOSFET、大功率晶體管和IGBT 等半導(dǎo)體器件,功率器件幾乎用于所有的電子制造業(yè),除了保證設(shè)備的正常運行以外,功率器件還能起到有效的節(jié)能作用。由于制造工藝等因素的限制,形成相對較高的技術(shù)門檻,同時,新區(qū)企業(yè)擁有的深厚的模擬電路技術(shù)功底以及工藝開發(fā)制造能力,作為一種產(chǎn)業(yè)化周期相對較短的項目,現(xiàn)在越來越清晰的看到,模擬和功率器件是新區(qū)集成電路設(shè)計業(yè)的重點發(fā)展方向。
4)結(jié)合傳感網(wǎng)示范基地建設(shè),發(fā)展射頻電子、無線通信、衛(wèi)星電子、汽車電子、娛樂電子及未來數(shù)字家居電子產(chǎn)業(yè)。
“物聯(lián)網(wǎng)”被稱為繼計算機、互聯(lián)網(wǎng)之后,世界信息產(chǎn)業(yè)的第三次浪潮。專家預(yù)測10年內(nèi)物聯(lián)網(wǎng)就可能大規(guī)模普及,應(yīng)用物聯(lián)網(wǎng)技術(shù)的高科技市場將達到上萬億元的規(guī)模,遍及智能交通、環(huán)境保護、公共安全、工業(yè)監(jiān)測、物流、醫(yī)療等各個領(lǐng)域。目前,物聯(lián)網(wǎng)對于全世界而言都剛起步,各個國家都基本處于同一起跑線。溫總理訪問無錫并確立無錫為未來中國傳感網(wǎng)產(chǎn)業(yè)發(fā)展的核心城市,將成為難得的戰(zhàn)略機遇,新區(qū)集成電路產(chǎn)業(yè)應(yīng)該緊緊圍繞物聯(lián)網(wǎng)產(chǎn)業(yè)發(fā)展的歷史機遇,大力發(fā)展射頻電子、MEMS傳感技術(shù)、數(shù)字家居等,為傳感網(wǎng)示范基地建設(shè)和物聯(lián)網(wǎng)產(chǎn)業(yè)的發(fā)展,提供有效的基礎(chǔ)電子支撐。
(2)集成電路制造業(yè)
重大項目,特別是高端芯片生產(chǎn)線項目建設(shè)是擴大產(chǎn)業(yè)規(guī)模、形成產(chǎn)業(yè)集群、帶動就業(yè)、帶動產(chǎn)業(yè)發(fā)展的重要手段。是新區(qū)集成電路產(chǎn)業(yè)壯大規(guī)模的主要支撐,新區(qū)要確保集成電路制造業(yè)在全國的領(lǐng)先地位,必須扶持和推進現(xiàn)有重點項目,積極引進高端技術(shù)和特色配套工藝生產(chǎn)線。
1)積極推進現(xiàn)有大型晶園制造業(yè)項目
制造業(yè)投資規(guī)模大,技術(shù)門檻高,整體帶動性強,處于產(chǎn)業(yè)鏈的中游位置,是完善產(chǎn)業(yè)鏈的關(guān)鍵。新區(qū)集成電路制造業(yè)以我國的最大的晶圓制造企業(yè)無錫海力士-恒億半導(dǎo)體為核心,推動12英寸生產(chǎn)線產(chǎn)能擴張,鼓勵企業(yè)不斷通過技術(shù)改造,提升技術(shù)水平,支持企業(yè)周邊專業(yè)配套,完善其產(chǎn)業(yè)鏈。鼓勵KEC等向集成器件制造(IDM)模式的企業(yè)發(fā)展,促進設(shè)計業(yè)、制造業(yè)的協(xié)調(diào)互動發(fā)展。積極推進落實中國電子科技集團公司第58所的8英寸工藝線建設(shè),進一步重點引進晶圓制造業(yè),確保集成電路制造業(yè)在國內(nèi)的領(lǐng)先地位。
2)重視引進高端技術(shù)與特色工藝生產(chǎn)線
國際IC大廠紛紛剝離芯片制造線,甩掉運轉(zhuǎn)晶圓制造線所帶來的巨大成本壓力,向更專注于IC設(shè)計的方向發(fā)展。特別是受國際金融危機引發(fā)的經(jīng)濟危機影響以來,這一趨勢更為明顯,紛紛向海外轉(zhuǎn)移晶圓制造線,產(chǎn)業(yè)園將緊緊抓住機遇,加大招商引資力度。在重點發(fā)展12英寸、90納米及以下技術(shù)生產(chǎn)線,兼顧8英寸芯片生產(chǎn)線的建設(shè)的同時,重視引進基于MEMS工藝、射頻電路加工的特色工藝生產(chǎn)線,協(xié)助開發(fā)模擬、數(shù)?；旌?、SOI、GeSi等特色工藝產(chǎn)品,實現(xiàn)多層次、全方位的晶圓制造能力。
(3)集成電路輔助產(chǎn)業(yè)
1)優(yōu)化提升封裝測試業(yè)
無錫新區(qū)IC封裝測試業(yè)以對外開放服務(wù)的經(jīng)營模式為主,海力士封裝項目、華潤安盛、英飛凌、東芝半導(dǎo)體、強茂科技等封測企業(yè)增強了無錫新區(qū)封測環(huán)節(jié)的整體實力。近年來封測企業(yè)通過強化技術(shù)創(chuàng)新,在芯片級封裝、層疊封裝和微型化封裝等方面取得突破,縮短了與國際先進水平的差距,成為國內(nèi)集成電路封裝測試的重要板塊。
隨著3G手機、數(shù)字電視、信息家電和通訊領(lǐng)域、交通領(lǐng)域、醫(yī)療保健領(lǐng)域的迅速發(fā)展,集成電路市場對高端集成電路產(chǎn)品的需求量不斷增加,對QFP(LQFP、TQFP)和QFN等高腳數(shù)產(chǎn)品及FBP、MCM(MCP)、BGA、CSP、3D、SIP等中高檔封裝產(chǎn)品需求已呈較大的增長態(tài)勢。無錫新區(qū)將根據(jù)IC產(chǎn)品產(chǎn)業(yè)化對高端封測的需求趨勢,積極調(diào)整產(chǎn)品、產(chǎn)業(yè)結(jié)構(gòu),重點發(fā)展系統(tǒng)級封裝(SIP)、芯片倒裝焊(Flipchip)、球柵陣列封裝(BGA)、芯片級封裝(CSP)、多芯片組件(MCM)等先進封裝測試技術(shù)水平和能力,提升產(chǎn)品技術(shù)檔次,促進封測產(chǎn)業(yè)結(jié)構(gòu)的調(diào)整和優(yōu)化。
2)積極扶持支撐業(yè)
支撐與配套產(chǎn)業(yè)主要集中在小尺寸單晶硅棒、引線框架、塑封材料、工夾具、特種氣體、超純試劑等。我國在集成電路支撐業(yè)方面基礎(chǔ)還相當薄弱。新區(qū)將根據(jù)企業(yè)需求,積極引進相關(guān)配套支撐企業(yè),實現(xiàn)12英寸硅拋光片和8~12英寸硅外延片、鍺硅外延片、SOI材料、寬禁帶化合物半導(dǎo)體材料、光刻膠、化學(xué)試劑、特種氣體、引線框架等關(guān)鍵材料的配套。以部分關(guān)鍵設(shè)備、材料為突破口,重視基礎(chǔ)技術(shù)研究,加快產(chǎn)業(yè)化進程,提高支撐配套能力,形成上下游配套完善的集成電路產(chǎn)業(yè)鏈。
3保障措施
國家持續(xù)執(zhí)行宏觀調(diào)控政策、集成電路產(chǎn)業(yè)升溫回暖以及國內(nèi)IC需求市場持續(xù)擴大、國際IC產(chǎn)業(yè)持續(xù)轉(zhuǎn)移和周期性發(fā)展是無錫新區(qū)集成電路產(chǎn)業(yè)發(fā)展未來面臨的主要外部環(huán)境,要全面實現(xiàn)“規(guī)劃”目標,就必須在落實保障措施上很下功夫。2010-2012年,新區(qū)集成電路產(chǎn)業(yè)將重點圍繞載體保障、人才保障、政策保障,興起新一輪環(huán)境建設(shè)和招商引智,實現(xiàn)產(chǎn)業(yè)的轉(zhuǎn)型升級和產(chǎn)業(yè)總量新的擴張,為實現(xiàn)中國“IC設(shè)計第一區(qū)”打下堅實的基礎(chǔ)。
3.1 快速啟動超大規(guī)模集成電路產(chǎn)業(yè)園載體建設(shè)
按照相關(guān)部門的部署和要求,各部門協(xié)調(diào)分工負責,前后聯(lián)動,高起點規(guī)劃,高標準建設(shè)。盡快確定園區(qū)規(guī)劃、建設(shè)規(guī)劃、資金籌措計劃等。2010年首先啟動10萬平方米集成電路研發(fā)區(qū)載體建設(shè),2011年,進一步加大開發(fā)力度,基本形成園區(qū)形象。
3.2 強力推進核“芯”戰(zhàn)略專業(yè)招商引智工程
以國家集成電路設(shè)計園現(xiàn)有專業(yè)招商隊伍為基礎(chǔ),進一步補充和完善具備語言、專業(yè)技術(shù)、國際商務(wù)、投融資顧問、科技管理等全方位能力的專門化招商隊伍;區(qū)域重點突破硅谷、中國臺灣、北京、上海、深圳等地專業(yè)產(chǎn)業(yè)招商,聚焦集成電路設(shè)計業(yè)、集成電路先進制造業(yè)、集成電路支撐(配套)業(yè)三個板塊,引導(dǎo)以消費類為主導(dǎo)的芯片向高端系統(tǒng)級芯片轉(zhuǎn)變,以創(chuàng)建中國“集成電路產(chǎn)業(yè)第一園區(qū)”的氣魄,調(diào)動各方資源,強力推進產(chǎn)業(yè)招商工作。
3.3 與時俱進,不斷更新和升級公共技術(shù)服務(wù)平臺
進一步仔細研究現(xiàn)有企業(yè)對公共服務(wù)需求情況,在無錫IC基地原有EDA設(shè)計服務(wù)平臺、FPGA創(chuàng)新驗證平臺、測試及可靠性檢測服務(wù)平臺、IP信息服務(wù)平臺以及相關(guān)科技信息中介服務(wù)平臺的基礎(chǔ)上,拓展系統(tǒng)芯片設(shè)計支撐服務(wù)能力,搭建適用于系統(tǒng)應(yīng)用解決方案開發(fā)的系統(tǒng)設(shè)計、PCB制作、IP模塊驗證、系統(tǒng)驗證服務(wù)平臺。為重點培育和發(fā)展的六大新興產(chǎn)業(yè)之一的“物聯(lián)網(wǎng)”產(chǎn)業(yè)的發(fā)展提供必要的有效的服務(wù)延伸。支持以專用芯片設(shè)計為主向系統(tǒng)級芯片和系統(tǒng)方案開發(fā)方向延伸,完善、調(diào)整和優(yōu)化整體產(chǎn)業(yè)結(jié)構(gòu)。支持集成電路芯片設(shè)計與MEMS傳感器的集成技術(shù),使傳感器更加堅固耐用、壽命長、成本更加合理,最終使傳感器件實現(xiàn)智能化。
3.4 內(nèi)培外引,建設(shè)專業(yè)人才第一高地
加大人才引進力度。針對無錫新區(qū)集成電路產(chǎn)業(yè)發(fā)展實際需求,豐富中高級人才信息積累,每年高級人才信息積累達到500名以上。大力推進高校集成電路人才引導(dǎo)網(wǎng)絡(luò)建設(shè),與東南大學(xué)、西安電子科技大學(xué)、成都電子科技大學(xué)等國內(nèi)相關(guān)院校開展合作,每年引進相關(guān)專業(yè)應(yīng)屆畢業(yè)生500人以上,其中研究生100人以上。及時研究了解國內(nèi)集成電路產(chǎn)業(yè)發(fā)達地區(qū)IC人才結(jié)構(gòu)、人才流動情況,實現(xiàn)信息共享,每年引進IC中高級人才200人以上。積極開展各類國際人才招聘活動,拓寬留學(xué)歸國人員引進渠道,力爭引進國際IC專家、留學(xué)歸國人員100人以上。到2012年,無錫新區(qū)IC設(shè)計高級專業(yè)技術(shù)人才總數(shù)達到3000人。
建立健全教育培訓(xùn)體系。以東南大學(xué)的集成電路學(xué)院在無錫新區(qū)建立的高層次人才培養(yǎng)基地為重點,到2012年碩士及以上學(xué)歷培養(yǎng)能力每年達到500人。支持江南大學(xué)、東南大學(xué)無錫分校擴大本科教育規(guī)模,加強無錫科技職業(yè)學(xué)院集成電路相關(guān)學(xué)科的辦學(xué)實力,建立區(qū)內(nèi)實踐、實習(xí)基地,保障行業(yè)對各類專業(yè)技術(shù)人才的需求。與國際著名教育機構(gòu)聯(lián)合建立高層次的商學(xué)院和公共管理學(xué)院,面向企業(yè)中高層管理人員,加強商務(wù)人才和公共管理人才的培養(yǎng)。
3.5 加強制度創(chuàng)新,突出政策導(dǎo)向
近幾年,新區(qū)管委會多次調(diào)整完善對IC設(shè)計創(chuàng)新創(chuàng)業(yè)的扶持力度(從科技18條到55條),對IC設(shè)計產(chǎn)業(yè)的發(fā)展起了很大的作用,根據(jù)世界IC產(chǎn)業(yè)發(fā)展新態(tài)勢、新動向,結(jié)合新區(qū)IC產(chǎn)業(yè)現(xiàn)狀及未來發(fā)展計劃,在2009年新區(qū)科技55條及其它成功踐行政策策略基礎(chǔ)上,建議增加如下舉措:
1、在投融資方面,成立新區(qū)以IC設(shè)計為主的專業(yè)投資公司,參考硅谷等地成熟理念和方法,通過引進和培養(yǎng)打造一支專業(yè)團隊,管理新區(qū)已投資的IC設(shè)計公司,成立每年不少于5000萬元的重組基金,在國家IC設(shè)計基地等配合下,通過資本手段,移接硅谷、新竹、筑波等世界最前沿IC設(shè)計產(chǎn)業(yè)化項目,推進新區(qū)IC設(shè)計公司改造升級,進軍中國乃至世界前列。
2、政策扶持范圍方面,從IC設(shè)計擴大到IC全產(chǎn)業(yè)鏈(掩模、制造、封裝、測試等),包括設(shè)備或材料、配件供應(yīng)商的辦事處或技術(shù)服務(wù)中心等。
3、在提升產(chǎn)業(yè)鏈相關(guān)度方面,對IC設(shè)計企業(yè)在新區(qū)內(nèi)配套企業(yè)加工(掩模、制造、封裝、測試)的,其繳納的增值稅新區(qū)留成部分進行補貼。
4、在高級人才引進方面,將2009年55條科技政策中關(guān)于補貼企業(yè)高級技術(shù)和管理人才獵頭費用條款擴大到IC企業(yè)。
關(guān)鍵詞：動態(tài)功耗 時鐘樹 clock gating技術(shù)
中圖分類號：TP752 文獻標識碼：A 文章編號：1007-9416（2015）09-0000-00
隨著半導(dǎo)體工業(yè)的發(fā)展和工藝的深入，VLSI（超大規(guī)模集成電路）設(shè)計正迅速地向著規(guī)模越來越大，工作頻率越來越高方向發(fā)展。顯而易見，規(guī)模的增大和頻率的提高勢必將產(chǎn)生更大芯片的功耗，這對芯片封裝，冷卻以及可靠性都將提出更高要求和挑戰(zhàn)，增加更多的成本來維護這些由功耗所引起的問題。而在便攜式設(shè)備領(lǐng)域，如智能手機、手提電腦等現(xiàn)在智能生活的必需品對芯片功耗的要求更為嚴格和迫切。
由于時鐘樹工作在高頻狀態(tài)，隨著芯片規(guī)模增大，時鐘樹規(guī)模也迅速增大，通過集成clock gating電路降低時鐘樹功耗是目前時序數(shù)字電路系統(tǒng)設(shè)計時節(jié)省功耗最有效的處理方法。
Clock gating的集成可以在RTL設(shè)計階段實現(xiàn)，也可以在綜合階段用工具進行自動插入。由于利用綜合工具在RTL轉(zhuǎn)換成門級網(wǎng)表時自動插入clock gating的方法簡單高效，對RTL無需進行改動，是目前廣為采用的clock gating 集成方法。
本文將詳細介紹clock gating的基本原理以及適用的各種clock gating策略，在實際設(shè)計中，應(yīng)根據(jù)設(shè)計的特點來選擇合適的clock gating，從而實現(xiàn)面積和功耗的優(yōu)化。
綜合工具在對design自動插入clock gating是需要滿足一定條件的：寄存器組（register bank）使用相同的clock信號以及相同的同步使能信號，這里所說的同步使能信號包括同步set/reset或者同步load enable等。圖1即為沒有應(yīng)用clock gating技術(shù)的一組register bank門級電路，這組register bank有相同的CLK作為clock信號，EN作為同步使能信號，當EN為0時，register的輸出通過選擇器反饋給其輸入端保持數(shù)據(jù)有效，只有當EN為1時，register才會輸入新的DATA IN?？梢钥闯?，即使在EN為0時，register bank的數(shù)據(jù)處于保持狀態(tài)，但由于clk一直存在，clk tree上的buffer以及register一直在耗電，同時選擇電路也會產(chǎn)生功耗。
綜合工具如果使用clock gating 技術(shù)，那么對應(yīng)的RTL綜合所得的門級網(wǎng)表電路將如圖2所示。圖中增加了由LATCH和AND所組成的clock gating cell，LATCH的LD輸入端為register bank的使能信號，LG端（即為LATCH的時鐘電平端）為CLK的反，LATCH的輸出ENL和CLK信號相與（ENCLK）作為register bank的時鐘信號。如果使能信號EN為高電平，當CLK為低時，LATCH將輸出EN的高電平，并在CLK為高時，鎖定高電平輸出，得到ENCLK，顯然ENCLK的toggle rate要低于CLK，register bank只在ENCLK的上升沿進行新的數(shù)據(jù)輸出，在其他時候保持原先的DATA OUT。
從電路結(jié)構(gòu)進行對比，對于一組register bank（n個register cell）而言只需增加一個clock gating cell，可以減少n個二路選擇器，節(jié)省了面積和功耗。從時序分析而言，插入clock gating cell之后的register bank ENCLK的toggle rate明顯減少，同時LATCH cell的引入抑制了EN信號對register bank的干擾，防止誤觸發(fā)。所以從面積/功耗/噪聲干擾方面而言，clock gating技術(shù)都具有明顯優(yōu)勢。
對于日益復(fù)雜的時序集成電路，可以根據(jù)design的結(jié)構(gòu)特點，以前面所述的基本clock gating 技術(shù)為基礎(chǔ)實現(xiàn)多種復(fù)雜有效的clock gating 技術(shù)，包括模塊級別（module level）clock gating，增強型（enhanced）clock gating以及多級型和層次型clock gating技術(shù)。模塊級別的clock gating技術(shù)是在design中搜尋具備clock gating條件的各個模塊，當模塊有同步控制使能信號和共同CLK時，將這些模塊分別進行clock gating，而模塊內(nèi)部的register bank仍可以再進行獨立的clock gating，也就是說模塊級別clock gating技術(shù)是可以和基本的register bank clock gating同時使用。如果register bank只有2bit的register，常規(guī)基本的clock gating技術(shù)是不適用的，增強型和多級型clock gating都是通過提取各組register bank的共同使能信號，而每組register bank有各自的使能信號來實現(xiàn)降低toggle rate。而層次型clock gating技術(shù)是在不同模塊間搜尋具備可以clock gating的register ，也即提取不同模塊之間的共同使能信號和相關(guān)的CLK。
圖1沒有clock gating的register bank實現(xiàn)電路 圖2 基于latch的clock gating 電路
綜上所述，clock gating技術(shù)在超大規(guī)模集成電路的運用可以明顯改善寄存器時鐘的toggle rate 和減少芯片面積，從而實現(xiàn)芯片功耗和成本的降低。實際設(shè)計過程中，需要根據(jù)芯片電路的結(jié)構(gòu)特點來選擇，針對不同的電路結(jié)果選擇合適的clock gating技術(shù)會實現(xiàn)不同效果。
參考文獻
[1]L.Benini. P.Siegel， G.De Micheli “Automated synthesis of gated clocks for power reduction in Sequential circuits”， IEEE design and Test， winter 1994 pp.32-41.
[2]Power Compiler User Guide： Synopsys， Inc.， Y-2006.06， June 2006.
關(guān)鍵詞：功能特性；固定0-1故障；橋接故障；標準輸入矩陣
中圖分類號：TP3 文獻標識碼：A 文章編號：1009-3044（2013）12-2866-05
超大規(guī)模集成電路的高速發(fā)展導(dǎo)致了單個芯片的組成元素個數(shù)的指數(shù)增長。然而，由于每個芯片的基本輸入輸出是有限的，這導(dǎo)致了測試芯片工作更加困難。此外，集成電路制造商們因為知識產(chǎn)權(quán)的問題不樂意公開電路板內(nèi)部實現(xiàn)的詳細細節(jié)。另外，為了確保一個系統(tǒng)操作的可靠性，用戶需要在在芯片提供給系統(tǒng)前對其進行測試。盡管如此，用戶通常可以從集成電路制造商的數(shù)據(jù)書中找到一些該芯片的功能屬性和芯片的部分體系結(jié)構(gòu)。因此，兩個問題出來了：1）只是基于一個芯片的功能特性而不知道其內(nèi)部的實現(xiàn)細節(jié)，對其進行測試可能嗎？2）進一步，用和上一步同樣的信息，不僅測試這個芯片的固定故障而且測試其橋接故障可能嗎？事實是，對這兩個問題的回答都是積極的。
在這篇文章中，我們根據(jù)芯片的功能特性提出了一些系統(tǒng)的測試方法。不管怎樣，基于對被測電路板的有限信息，我們的測試也會受限。因此，我們在此只考慮電路板的基本輸入輸出上的故障。換句話說，我們將要測試的故障僅限于下邊幾種：
1） 基本輸入輸出上的固定故障；
2） 輸入線間的非反饋橋接故障；
3） 輸出線間的非反饋橋接故障；
4） 輸入和輸出間的反饋橋接故障。
盡管我們的測試僅僅是根據(jù)電路板的外部特性提供的有限信息，我們得到了很好的效果，可以很方便的檢測電路板的功能特性。對于大多數(shù)的用戶來說，這個方案可以直接實現(xiàn)而不用復(fù)雜設(shè)備，軟件和其他復(fù)雜工作。
1 基本定理
下邊的定理，已經(jīng)在前幾篇論文中提出并證明，在這里再次列出但不予證明。方便起見，不失一般性，在這片文章中，我們提到橋接故障時就是這與-橋接故障模型。此外，我們把橋接故障劃分為反饋型橋接故障和非反饋型橋接故障。
定理1：讓我們來考慮一個電路板，其實現(xiàn)的F（n，m）這個功能函數(shù)，該功能函數(shù)有n個輸入x1，...xn和m個輸出F1，...Fm，我們在此提出一個輸入矩陣T，其格式如下：
我們稱T為輸入矩陣T。
T可以檢測出輸入線x1，...，xm中的任何一個固定故障，當且僅當（a）T既不包含全0列也不包含全1列。（b）對每一個i（1≦i≤n），這里總存在一個j（1≤j≤N）和一個k（1≤k≤m）使得Fk（t1j，...ti-1j，0，ti+1j，...，tnj）≠Fk（t1j，...ti-1j，1，ti+1j，...tnj）.
定理2：定理1中提到的輸入矩陣T檢測所有的輸出線上的固定故障當且僅當對應(yīng)定理1中的輸入矩陣，輸出矩陣。
既不包含全0列也不包含全1列。
定理3：功能函數(shù)F（n，m），有n個輸入x1，...xm，m個輸出F1，...Fm，在這個電路板中非反饋橋接故障可以被檢測當且僅當至少存在一個輸入結(jié)合（a1，...as，xs+1，...，xn），（a1，...as）不是全0也不是全1，且有一個k（1≦k≦m）滿足
Fk（a1，...as，xs+1，...，xn）≠Fk（0，...，0， xs+1，...，xn）
定義1：X=（x1，...，xn），xi={0，1}。對于有n個變量的布爾功能函數(shù)F來說，當X中含有的1的個數(shù)最少且使F=1時，X成為F的最輕最小項。
定理4：實現(xiàn)布爾功能函數(shù)F的輸入輸出間的任何反饋橋接故障都可被檢測出來通過一個一步測試方案0或者一個兩步測試（0，LM），這里LM是F的一個最輕最小項。
因為對于所有的反饋橋接故障來說，只有上邊所提的一步或兩步測試被需要。不管怎樣，在兩步測試中，LM必須提供給電路板，測試將第二步尾隨第一步進行。
2 測試固定故障和橋接故障的案例應(yīng)遵循的規(guī)則
基于上面所描述的理論，我們發(fā)現(xiàn)一些測試一個電路板的外部輸入輸出的固定故障和橋接故障應(yīng)遵循的規(guī)則。
讓我們考慮一個實現(xiàn)功能函數(shù)F（n，m）的電路板。T和F（T）是我們以上提到的輸入輸出矩陣。然后，我們可以發(fā)現(xiàn)如果T檢測錯誤，那么輸入矩陣T和輸入矩陣F（T）必須滿足如下規(guī)則：
規(guī)則1：為了檢測固定故障，T和F（T）都既不包含全0列也不包含全1列。因為，如果不這樣，一個固定型故障不能與非固定性故障但是有全0或全1列的區(qū)分開來。
規(guī)則2：為了檢測輸入線上的固定故障，對于每一個輸入線Xi，必須存在一個j和一個k，使得Fk（t1j，...ti-1j，0，ti+1j，...，tnj）≠Fk（t1j，...ti-1j，1，ti+1j，...，tnj）。
規(guī)則3：為了檢測輸入和輸出線上的非反饋橋接故障，T和F（T）都不能含有兩列相同列，這樣任意的非反饋橋接故障都可以被檢測到。因為這個原因，這里必須
規(guī)則4：為了檢測一個電路板的輸入輸出間的反饋橋接故障，輸入矩陣中必須包括上邊所提到的一步和兩步陣列。
基于上述的規(guī)則，固定故障和橋接故障的測試矩陣可以很容易的產(chǎn)生且不用去了解被測芯片的內(nèi)部詳細實現(xiàn)。
作為一個例子，我們來考慮一個8-bit RAM，其有8個輸入（x1，x2...x8），4個地址線（a1，a2，a3，a4）和一個讀寫控制線C.當C=0時是寫模式，當C=1時是讀模式。此RAM的8個輸入線可以被描述為：
失一般性，我們假定所有的存儲單元在測試前置0，這樣下邊的輸入輸出矩陣可以用來檢測所有以上提到的故障。我們首先按順序依次寫5個8-bit數(shù)據(jù)，然后是讀操作把數(shù)據(jù)倒序讀出來。
可以看出我們上邊提到的固定故障和橋接故障用這對輸入輸出矩陣都可以被檢測出來。為了進一步的闡述輸入輸出矩陣的用途，我們簡單的看幾個例子：
1） 檢測輸入線上的固定故障：一個控制線C上的固定故障，任何一個地址線ai或任何一個數(shù)據(jù)輸入線xj上的固定故障都可以用T和F（T）檢測到。例如，在a1上有一個固定0故障，這樣第五行的輸入變成（0011111110000），使得地址單元（0111）重新寫入（11110000），而地址單元（1111）并沒有數(shù)據(jù)寫入。因此，在輸出矩陣中，輸出的第六行變成（00000000）而且輸出的第七行變成（11110000）.因此，a1上的固定0故障可以被檢測到。
2） 檢測輸出線上的固定故障：對于人一個輸出線zi上的固定故障可以簡單的被輸出矩陣檢測到。任何輸出線上的固定故障將會形成輸出矩陣上的全0或全1列。
3） 檢測輸入線上的非反饋橋接故障：地址線間的任何非反饋橋接故障可以檢測到通過觀察到兩行相同的輸出。例如，兩個地址線a1和a3連接到了一起，那么數(shù)據(jù)輸入矩陣的第三行（01010101）將被重新寫到地址單元（0001）。結(jié)果是，輸出矩陣的第8和第9行有相同的值（01010101）。用類似的方法，一旦地址線和輸入線間有連接在一起的，這樣在輸出矩陣中將有多余一行的數(shù)據(jù)會被改變，因此這個故障可以輕易的檢測到。
4） 檢測基本處出現(xiàn)上的非反饋橋接故障：這個故障可以被直接檢測到僅僅通過檢查在輸出矩陣里是否有至少兩個形同的列即可。因為任何輸出線上的非反饋橋接故障都會導(dǎo)致在輸出矩陣中至少有一對相同的列。
3 固定故障和橋接故障的確定
通過上述討論的規(guī)則，我們現(xiàn)在發(fā)明一個系統(tǒng)的方法可以確定一個電路板的固定故障和橋接故障的位置，而不用知道電路板的詳細實現(xiàn)。
方便起見，我們來考慮一個4位快速全加法器。這個加法器有9個輸入線：包括4個數(shù)據(jù)輸入線（A1，A2，A3，A4），（B1，B2，B3，B4）和一個低位向高位的進位C0，五個輸出線：4個輸出線（∑1，∑2，∑3，∑4）和一個向高位的進位線C5.然后讓我們來考慮如下的輸入-輸出矩陣。用來檢測和確定可能的固定故障和橋接故障。
從上面可以看出，4位全加器實現(xiàn)的布爾功能函數(shù)F（9，5），它有9個輸入5個輸出。為了測試和定位故障，矩陣可以稱為標準輸入矩陣（standard input matrix ， SIM）， 它生成的矩陣稱為符合輸出矩陣（corresponding output matrix， COM）。在COM中的每一行都是根據(jù)運算法則對輸入產(chǎn)生的。現(xiàn)在我們考慮為什么這個選擇好的SIM和COM可以用來測試和定位所有可能的固定型故障和橋接故障。
1） 如果在輸入線上有任何固定型故障，那么至少會有兩個相等的形式出現(xiàn)在SIM中。因此，也會有兩個相等的形式出現(xiàn)在COM。
2） 如果在輸出線上有任何固定型故障，那么在COM中會有全0或全1的列出現(xiàn)。
3） 如果在任何兩個輸入線之間有NFBF故障，那么至少有兩個相等的形式出現(xiàn)在SIM中，因些也會有兩個相等的形式出現(xiàn)在COM中。
4） 如果在任何兩個輸出線上有NFBF故障，那么至少有兩個相等的列現(xiàn)在COM中。
5） 如果在任何輸入線和輸出線之間有FBF故障，然后根據(jù)一步或兩步測試序列，至少錯誤列上會有一個0。
從上面的例子，可以和很容易看到，不僅固定型故障和橋故障可以被測試出來，而且它們的位置也可以根據(jù)他們在輸出矩陣中的錯誤形式找出來。根據(jù)上面的討論，可以得到下面的結(jié)果。在一個電路的合適SIM中，可以找出在主輸入和輸出上的各種錯誤，只要它的相應(yīng)COM符合下面的條件：
1） 在輸出矩陣中不多于兩個相等且相鄰的行。
2） 在輸出矩陣中不多于兩個相等的列。
3） 在輸出矩陣中沒有任何的0（1）列。
進一步，如果輸入形式SIM也滿足在III中的規(guī)則4，那么它也可以測試在輸入線和輸出線上的FBF故障。
為了定位故障，我們重新考慮下面SIM和它COM的通用例子。SIM中根據(jù)函數(shù)有個n條輸入，我們的（n+1 x n）輸入矩陣中每行ti有（i-1）0s，第（tn+1）th行是全（1，1，. . . ，1）向量。圖1（a）展示了SIM的初始化狀態(tài)。對于M列的輸出矩陣，我們稱是SIM按照F函數(shù)對應(yīng)生成的。
根據(jù)上面的呈現(xiàn)的三個可測試條件，我們現(xiàn)在可以用下面的幾個原則去定位固定型故障和橋故障。
1）如果在輸入線xi（1≤i≤n）上有一個故障s-a-0，那么SIM中的輸入形式t（n-i+2）將要變成t（n-i+1），這讓SIM中的兩個相鄰行t（n-i+2） 和t（n-i+1）相等。同樣，在輸出矩陣中，F(xiàn)（n-i+2）也將變成F（n-i+1），標記為：F（n-i+2） F（n-i+1）.
2）如果在兩行以上輸入線上有NFBF錯誤，就是xi和xj，（1≤i≤j≤n ）那么，根據(jù)上面相同的原因，可以很容易地知道在輸出形式COM中將發(fā)生F（n-i+2） F（n-i+1）的變化。
3）接下來可能會瑣碎些，對于輸出線上的固定型故障或NFBF故障，可以直接觀察輸出矩陣就可以看出來。因此，上面的規(guī)則使用（n+1 x n）SIM和（n+1 x m）COM可以應(yīng)用來去確定固定型故障和橋故障。
對于輸入線和輸出線間的FBF故障，可以使用測試序列（0，LM）在加在SIM的前面就測試任何在輸入線和輸出線間的FBF故障。
事實上，在圖1上描述的SIM不一定能保證產(chǎn)生一個有效的COM去滿足上面的三個測試條件。因此，現(xiàn)在的測試生成算法如果生成一個錯誤的SIM，就交換SIM中的列再生成合適的COM，可以有效地適應(yīng)初始SIM。這里講一種列交換算法，它將修飾輸出形式COM以滿足合適的測試條件。
列交換算法的任務(wù)是進行列交換，描述如下。
列交換規(guī)則：
第一步：對于給定的函數(shù)F（n ， m），形成初始化的a （n+1） x n SIM，可如圖3所示。
第二步：根據(jù)給定的函數(shù)和SIM，運算生成它相應(yīng)的COM。
第三步：檢查新生成的COM是否符合三個條件。 符合條件就停止運行。不符合條件進行第四步。
第四步：完成當前SIM中所有列的交換以生成一個新SIM，轉(zhuǎn)回第二步。
為了舉例說了列交換算法中的列交換，我們考慮了一個熟知的電路上的應(yīng)用。如圖4，它是一個4位的ALU，帶著14條輸入線和5條輸出線，首先從它初始的SIM通過函數(shù)得到相應(yīng)的COM。
然而很明顯可以看到，從初始SIM計算出來的COM并不滿足上面三個可測試條件。因為一些COM中相鄰的行是相等的。如F4 =F5 ，F(xiàn)6 =F7 ，F(xiàn)10 = …=F14。經(jīng)過重復(fù)執(zhí)行2-4步，我們通過交換SIM中列的位置可以改變的輸入形式，因此再次計算所得的COM也會改變它的值，此時再次重新檢查新的COM是否滿足三個輸出條件。經(jīng)過幾次重復(fù)列交換算法后，初始的SIM和COM已經(jīng)改變了他們的形式產(chǎn)生出新的COM，新計算的COM也可滿足可以可測試條件，這樣我們就可以根據(jù)原則進行測試。變成圖5所示。
4 加速尋找速度和實驗結(jié)果
交換算法可以生成有效的SIM和它的COM，事實上，最壞的情況下，交換算法的時間復(fù)雜度可以達O（n），n為被測試電話的輸入線數(shù)。這是因為它需要所有可能的輸入排列去找到一個合適的SIM。當N增加時，算法的時間復(fù)雜度也就增加。因此，一個隨機的交換算法可以很好地提高查找速度以生成符合條件的COM。使用隨機交換算法，我們每次交換的SIM的n個輸入數(shù)列是隨機產(chǎn)生的，而不是以前算法中的相鄰地一個接一下產(chǎn)生的。理論上，最壞的情況下，隨機交接算法和原始算法有相同的時間復(fù)雜度，但在實際操作中，前者卻是更高效的。下面的表中，列出了以四項基準比較這兩種算法的實驗運行時間。
參考文獻：
[1] S.Xu and S.Y. H. Su， “Detecting I/O and Internal Feedback Bridging Faults”， IEEE Trans. On Computers Vol.34， No.6， pp.553-557， 1985 ；Also re-printed in IEEE Computer Society Press， 1992， pp.9 –13.
[2] S.Xu and S.Y. H. Su， “Testing Feedback Bridging Faults Among internal， Input and Output Lines by two patterns”， Proc. ICCC 82， 1982， pp.214-217
[3] S. M. Thatte and J. A. Abraham， “Test Generation for Microprocessors”， IEEE Trans. on Computers C29， 1980， pp.429-441.
[4] S. Y. H. Su and Y. I. Hsieh， “Testing Functional Faults in Digital Systems Described by Register Transfer Language”， J. Digital Systems. Vol. 6， 1982， pp.161-183.
[5] M. Karpovshy and S. Y. H. Su， “Detecting Bridging and Stuck-at Faults at Input and Output Pins of Standard Digital Components”， IEEE Proc. 17th Design Automation Conf. pp. 494-505
